Міністерство освіти і науки України Національний університет „Львівська політехніка” Кафедра ЕОМ
Звіт з лабораторних робіт №1-3 з дисципліни: «Проектування комп'ютерних систем та мереж, частина 1» Лабораторна робота №1 САПР Xilinx WebPack Мета: Опанувати методами роботи в САПР Xilinx WebPack. Дослідити властивості, поведінку та варіанти використання базового примітивного елементу ПЛІС, що отримав назву функційної таблиці (в оригіналі – Look-Up Table (LUT)). Завдання:В САПР WebPack/ModelSim імплементувати в ПЛІС Virtex-II власні модифікації наданого базового проекту «Функційна таблиця». Запропоновані імплементування верифікувати. Скласти звіт з виконання лабораторних досліджень та захистити його. Виконання: Створення проекту my_lab
 Вибір ПЛІС та симулятора
Згенероване резюме проекту
У щойно створеному проекті автоматично генерується файл з кодом опису роботи створюваного пристрою. Після редагування даного файлу він матиме наступний вигляд до нього додано поведінку роботи пристрою: library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity my_lab2 is Port ( a : in STD_LOGIC; b : in STD_LOGIC; c : out STD_LOGIC); end my_lab2; architecture Behavioral of my_lab2 is begin c <=(a and b); end Behavioral;Источник: http://12fan.ru/3217856884.html
На етапі синтезу створено звіт і технологічну схему. ========================================================================= * Final Report * ========================================================================= Final Results RTL Top Level Output File Name : my_lab2.ngr Top Level Output File Name : my_lab2 Output Format : NGC Optimization Goal : Speed Keep Hierarchy : NO Design Statistics # IOs : 3 Cell Usage : # BELS : 1 # LUT2 : 1 # IO Buffers : 3 # IBUF : 2 # OBUF : 1 ========================================================================= Device utilization summary: --------------------------- Selected Device : 2v40fg256-5 Number of Slices: 1 out of 256 0% Number of 4 input LUTs: 1 out of 512 0% Number of IOs: 3 Number of bonded IOBs: 3 out of 88 3% Технологічна схема проекту:
Вікно утиліти Floorplaner. Видно які контакти ПЛІС та під які сигнали задіяв автомат розведення.
Енергоспоживання проекту my_lab1
Еквівалентне подання функційною схемою наповнення функційної таблиці проекту my_lab2
Функціональна таблиця і карта Карно

 Добавив TestBench tb
Часова діаграма
12) Часове симулювання табличної реалізації функції «І» на два входи
Топологія табличної реалізації логічної функції and2 на ПЛІС Virtex-2
Лабораторна робота №2 Імплементування VHDL моделей операційного та керуючогопристроїв (автоматів) Мета роботи: опанування технікою VHDL проектування основних комп’ютерних автоматів Хід роботи: Для початку промодельовано базову модель операційного пристрою: library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity comst_alu is port (OPCODE : in STD_LOGIC_VECTOR(2 downto 0); A, B : in STD_LOGIC_vector(3 downto 0); OP_OUT : out STD_LOGIC_vector(3 downto 0)); end comst_alu; architecture Behavioral of comst_alu is constant ZERO : STD_LOGIC_VECTOR (2 downto 0) := "000"; constant A_AND_B: STD_LOGIC_VECTOR (2 downto 0) := "001"; constant A_OR_B : STD_LOGIC_VECTOR (2 downto 0) := "010"; constant ONE : STD_LOGIC_VECTOR (2 downto 0) := "111"; constant A_PL_B : STD_LOGIC_VECTOR (2 downto 0) := "011"; constant A_MI_B : STD_LOGIC_VECTOR (2 downto 0) := "100"; cons...